ALGORITMA MULTIPLIKASI KECEPATAN TINGGI DENGAN MATEMATIKA VEDIC
PUTRI GHINA KHUSNUL FUADAH

Informasi Umum

Kode

18.04.3087

Klasifikasi

621.395 - Circuitry, Logic circuits, Logic design circuits, Very large scale integration (VLSI)

Jenis

Karya Ilmiah - Skripsi (S1) - Reference

Subjek

Integrated Circuits

Dilihat

417 kali

Informasi Lainnya

Abstraksi

Prosesor berkecepatan tinggi pada sistem komputasi sangat bergantung pada proses operasi matematika, karena operasi matematika merupakan salah satu blok perangkat keras utama dari sebagian besar sistem DSP (Digital Signal Processing). Multiplikasi merupakan operasi dasar matematika yang paling mendominasi waktu eksekusi pada prosesor jika dibandingkan operasi lainnya. Makalah ini menyajikan teknik multiplikasi berkecepatan tinggi 8x8 bit yang sangat berbeda dengan sistem multiplikasi konvensional, karena metode yang diusulkan berlandasan pada struktur Vertical dan Crosswise dari matematika Vedic. Matematika Vedic memfasilitasi beberapa solusi sampai batas tertentu. Sistem multiplikasi dirancang menggunakan matematika Vedic, dikodekan dalam bahasa VHDL (Very High Speed Integrated Circuit Hardware Description Language) serta diimlementasikan menggunakan board FPGA Altera DE-1. Hasil analisa dan implementasi dibandingkan dengan metode multiplikasi konvensional dan metode Booth radix-4 untuk menunjukan peningkatan efisiensi yang signifikan dalam waktu delay. Waktu delay berkurang sebesar 1,231 clock untuk slow model dan 0,413 clock untuk fast model dibandingkan dengan waktu delay menggunakan metode konvensional.

Kata kunci: Matematika Vedic, VHDL, Multiplikasi, FPGA, delay, Ripple Carry Adder, Arsitektur.

• EL2213 - TEKNIK DIGITAL

Koleksi & Sirkulasi

Seluruh (1) koleksi tidak tersedia

Pengarang

Penerbit

Sirkulasi

Download / Flippingbook