ABSTRAKSI: Dalam sistem komunikasi digital, proses pengiriman informasi dari transmitter ke receiver, sangat rentan terhadap adanya noise, noise yang terjadi akan menimbulkan error pada data yang dikirim. Oleh karena itu perlu adanya proteksi dari data yang akan dikirim terhadap error yang mungkin terjadi tersebut.
Error yang disebabkan oleh noise tersebut dapat menyebakan data yang dikirim menjadi rusak. Kerusakan data tersebut dapat dideteksi dan dikoreksi melalui proses channel coding yang memiliki fungsi untuk menambahkan bit parity pada data yang akan dikirim, sehingga apabila nanti ditemukan suatu kerusakan atau kesalahan pada bit informasi yang dikirim, maka receiver dapat mendeteksi bit yang salah yang kemudian bisa langsung dikoreksi sendiri atau melakukan pengiriman ulang. Cyclic code merupakan salah satu bagian dari block code. Dalam tugas akhir ini yang akan diimplementasikan adalah differential cyclic code 11 bit, yang merupakan subclass cyclic code menggunakan feedback shift register. Difference-set cyclic code encoder (transmitter) akan membentuk codeword u(x) dari data yang akan dikirim menggunakan generator polynomial g(x). Proses pendeteksian dan koreksi kesalahan dilakukan dengan pemanfaatan syndrome s(x). Sedangkan codeword yang diterima oleh receiver r(x), merupakan codeword yang dikirim u(x) ditambah dengan pola error e(x) yang terjadi.
Dalam hasil simulasi serta implementasi didapatkan bahwa cyclic code memiliki kemampuan error deteksi dan koreksi hingga 2 bit maksimum dalam 21 bit dalam codeword. Dalam implementasi clock yang digunakan dalam decoder minimal memiliki kecepatan clock 5 kali lebih cepat dari encoder, untuk mencapai hasil yang maksimal. Rancangan ini dimodelkan dengan menggunakan bahasa pemrograman VHDL(VHSIC Hardware Description Language) dan disimulasikan menggunakan Aldec Active-HDL 3.5, lalu dilakukan sintesis dan diimplementasikan dengan menggunakan Xilink ISE 8.1 dan target device menggunakan FPGA (Field Programmable Gate Array).Kata Kunci : Differential Cyclic Code, FPGA.ABSTRACT: In digital communication, transmit the information process from transmitter to receiver, is very sensitive with noise, noise that happen will make error to the data transmitted. For that need a protection from the data that will transmite to error that might happen.
Error that happen from noise, will make the data damage. The damage from the data can be detection and correction through the channel coding process that have a function to give the redundancy bit to data, so if find some error from the information bit, then the receiver can detected and corrected without forward error correction. In this paper will make the implementation of differential cyclic code 11 bit, the subclass of cyclic code is using feedback shift register. Difference-set cyclic code encoder(transmitter) will make codeword u(x) from data that transmited using polynomial generator g(x). Detection and correction process will be perform by using syndrome s(x). While the codeword that receive by receiver r(x), is a codeword that transmited u(x) add by error pattern e(x) that happen.
From the result of simulation and implementation, Cyclic code can detect and correction of maximum 2 bits in 21 bits of codeword. And for the clock of decoder, it must be 5 faster from the clock of encoder. This design will made by VHDL (VHSIC(Very High Speed Integration Circuit) Hardware Description Language) and will be simulated by Aldec Active-HDL 3.5, then synthesis by Xilinx ISE 8.1, and the target device is the FPGA(Field Programmable Gate Array)Keyword: Difference-set cyclic code, FPGA.